5月25日，華為半導體業務部總裁何庭波在2026國際電路與系統研討會上正式公布韜 (τ) 定律。這是中國第一次在全球半導體領域提出引領產業發展的新原則。
半個多世紀以來，半導體產業發展主要遵循摩爾定律，即通過不斷縮小晶體管尺寸來讓單位面積的集成電路容納更多數量晶體管，以達到提升性能和降低成本的效果。摩爾定律是英特爾創始人之一摩爾提出，長期指導全球半導體產業發展。在中國半導體產業被美國「卡脖子」之前，華為的晶片設計同樣遵循摩爾定律。
然而世間的規律往往都有一個適用的範圍或邊界。摩爾定律在指導全球半導體產業發展半個多世紀後，早已面臨邊際效用遞減、難以為繼的困境。簡單來說，摩爾定律面臨兩個難題，一是目前的晶體管尺寸已經逼近原子的物理極限，繼續依賴「幾何縮微」來縮小晶體管越來越難，二是摩爾定律「更小更便宜」的規律正在被打破，如今因為晶體管已經小到難以再小，製造成本變得越來越高。正是因為物理極限與成本不降反升的約束，海內外早就有不少聲音在反思摩爾定律還能走多遠，比如，這幾年因AI晶片而備受矚目的黃仁勳多次談到摩爾定律已經失效。
華為正是在被制裁的困境中探索出一條與摩爾定律不同的路徑。何庭波在採訪中表示：「除了物理極限，華為受到制裁，比同行更早遇到這堵『牆』。壓力下我忽然意識到，摩爾定律演進的本質並不是縮小晶體管的尺寸，而在於晶體管尺寸縮微帶來的收益，更快的開關速度和更短的信號傳輸距離，集成更多的邏輯功能、以及更好的單位邏輯成本。於是回到原點，尋找另外一條路，改善性能並降低成本。」
華為提出的韜 (τ) 定律是另闢蹊徑的突出重圍。與依賴「幾何縮微」但日益逼近物理極限的摩爾定律不同，韜 (τ) 定律探索的是高效的「時間縮微」，希望以系統性降低時間常數（韜τ）為目標，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現晶片性能的持續提升。用何庭波的說法是：「『韜（τ）定律』給出的答案是，不能只看空間，也要看時間。從晶體管、電路、晶片到數據中心，看每一層能不能減少等待、傳輸、同步和計算的時間。」
華為在過去六年中已經基於韜 (τ) 定律成功設計並量產了 381款晶片，預計今年秋季發布的新一代麒麟晶片將首次完整採用邏輯摺疊技術。華為還給出了目標：到2031年，基於韜定律的晶片，晶體管密度能做到等效1.4納米制程的水平。
相較而言，晶片巨頭台積電已經表示在2028年開始量產1.4納米的晶片。這說明華為基於韜 (τ) 定律預計的晶片性能演進目標仍落後於台積電的先進製程工藝。然而台積電所遵循的摩爾定律已經逼近物理極限，未來的改進空間越來越小，而華為提出的韜 (τ) 定律才剛剛開始，一旦今後的實踐證明韜 (τ) 定律行得通，那麼中國內地的晶片產業將有希望實現彎道超車。如果再考慮到近年來中國內地在美國「卡脖子」的壓力下動用舉國之力攻克高端晶片製造工藝，若今後數年成功攻克高端晶片製造難關，與韜 (τ) 定律共同推進，將改寫中國晶片產業。
自2018年美國發起貿易戰以來，中國社會才深刻認識到自身在晶片產業的重大短板。美國在高端晶片領域對中國「卡脖子」，讓中國以堅決態度走上國產替代道路。中國自改革開放以來，伴隨着工業化的快速崛起，已經在許多領域實現趕超。以高端晶片為代表的關鍵核心技術，是近年來中國產業趕超的最主要工作。經過數年的努力，目前中國在高端晶片領域已經處於蓄勢待發階段，如果今後數年既能證明韜 (τ) 定律行得通、又能成功攻克高端晶片製造工藝，將具有重大意義。
然而應該清醒認識到，高端晶片是門檻非常高、技術難度非常大的產業領域，華為提出的韜 (τ) 定律尚待實踐持續驗證，中國內地的高端晶片製造工藝依舊面臨重重難關，中國社會千萬不可滋生驕傲自滿的情緒，不可陷入「贏麻了」敘事。
華為提出韜 (τ) 定律的背後是華為秉持長期主義、用真金白銀投入研發的結果。與華為一樣另闢蹊徑的DeepSeek，最近在發布新一代大型語言模型V4時引述《荀子》中的一句話：「不誘於譽，不恐於誹，率道而行，端然正己。」這句話對華為、中國內地半導體產業乃至整個國家都十分適用。滿招損、謙受益，改革開放以來中國的發展之路表明，只有保持清醒、理性與開放心態，戒急戒躁，不過多在意一時之間的得失，腳踏實地，久久為功，才能在國際競爭中守得雲開見月明。
